Diseño y modelado de una arquitectura hardware de un clasificador basado en máquinas de soporte vectorial

Abstract

Con la finalidad de aprovechar las ventajas ofrecidas por una SVM y aplicarlas en situaciones que requieran trabajar en tiempo real y operar en forma autónoma, la presente tesis plantea el diseño y modelado de una arquitectura hardware de un clasificador basado en SVM y su implementación en un arreglo de compuertas programable en el campo (FPGA, Field Programmable Gate Array). Con la obtención de una arquitectura hardware eficiente se pretende proponer técnicas en el modelado de hardware que permitan aprovechar las estructuras paralelas inherentes y la concurrencia potencial que sustenta la operación de una SVM. Un FPGA es un dispositivo que, debido a las prestaciones que ofrece, favorece la evaluación concurrente de procesos, resultando ser una tecnología ideal para aplicaciones que requieran operar a altas velocidades de procesamiento, en tiempo real y en forma autónoma.