Repositorio UTM
Por favor, use este identificador para citar o enlazar este ítem: http://repositorio.utm.mx:8080/jspui/handle/123456789/299
Registro completo de metadatos
Campo DC Valor Lengua/Idioma
dc.rights.licenseAtribución No Comercial Sin Derivadases
dc.contributorENRIQUE GUZMAN RAMIREZ;265656es
dc.contributor.advisorGuzmán Ramírez, Enriquees
dc.contributor.authorSantos Villalobos, Alberto de Jesúses
dc.creatorALBERTO DE JESUS SANTOS VILLALOBOS;870682es
dc.date.accessioned2020-09-04T11:25:06Z-
dc.date.available2020-09-04T11:25:06Z-
dc.date.issued2020-02-
dc.identifier.citationSantos, A. (2020). Diseño y modelado de una arquitectura hardware del descriptor DAISY y su implementación en lógica reconfigurable (Tesis para obtener el grado de Maestro en Electrónica). Universidad Tecnológica de la Mixteca, Huajuapan de León, Oaxaca.es
dc.identifier.urihttp://repositorio.utm.mx:8080/jspui/handle/123456789/299-
dc.description.abstractEl presente trabajo de tesis aborda el diseño y modelado de una arquitectura hardware para el descriptor DAISY y su implementación sobre lógica reconfigurable, cuyo elemento central de procesamiento es un arreglo de compuertas programables en campo (Field Programmable Gate Array, FPGA). La implementación en hardware del descriptor DAISY se realizó a partir de su modelado conceptual sobre un leguaje de alto nivel, el cual fue implementado como parte de la presente investigación con la finalidad de identificar las partes que componen al descriptor DAISY y, por lo tanto, diseñar y modelar con eficiencia la arquitectura hardware idónea para el algoritmo. Como parte del modelado conceptual, se implementaron las Memorias Asociativas Extendidas (MAE) y una interfaz gráfica de usuario (Graphical User Interface, GUI), cuya finalidad es de realizar la evaluación del algoritmo, orientada al reconocimiento de objetos empleando la base de datos ALOI (Amsterdam Library of Object Image). El objetivo de la evaluación fue determinar la configuración en los parámetros del algoritmo que ofrecen mejores resultados. Ademas, de identificar cual(es) de los operadores utilizados en las MAE muestran un alto desempeño. Después, la arquitectura hardware del descriptor DAISY es modelada por fases mediante el lenguaje VHDL (Very High Speed Hardware Description Language) para la configuración de los parámetros identificados en el modelado conceptual, empleando técnicas de modelado que permiten optimizar el uso de los recursos del FPGA. Finalmente, la implementación en hardware del descriptor DAISY es sometida a una evaluación orientada al reconocimiento de objetos para verificar su desempeño en el FPGA, empleando la base ALOI y las MAE, siendo los operadores prom y pmed los que mejor desempeño mostraron para dicha evaluación. Los resultados obtenidos en esta evaluación muestran que la implementación en hardware del descriptor DAISY se desempeñó como se esperaba, logrando altos porcentajes de reconocimiento. Como parte de estos resultados, se incluye una comparativa de los tiempos de procesamiento y porcentajes de reconocimiento promedios, entre el modelado conceptual y la arquitectura hardware.es
dc.language.isospaen
dc.publisherUniversidad Tecnológica de la Mixtecaes
dc.relation.ispartofREPOSITORIO NACIONAL CONACYTes
dc.rightsopenAccessen
dc.rights.urihttp://creativecommons.org/licenses/by-nc-nd/4.0en
dc.subject.other7 INGENIERIA Y TECNOLOGIAen
dc.titleDiseño y modelado de una arquitectura hardware del descriptor DAISY y su implementación en lógica reconfigurablees
dc.typeTesis de Maestríaes
dc.creator.studiesPMaestría en Electrónica, opción: Sistemas Inteligentes Aplicadoses
dc.type.statuspublishedVersionen
Aparece en las colecciones: Maestría

Ficheros en este ítem:
Fichero Descripción Tamaño Formato  
2020-ME-AJSV.pdf2.37 MBAdobe PDFVisualizar
facebook


Este ítem está sujeto a una licencia Creative Commons Licencia Creative Commons Creative Commons